verilog测试文件以及测试

系统任务和系统函数

以 $ 字符开始的标识符被认为是系统任务或系统函数。任务可以返回 0 个或多个值，函数只能返回一个值。

$display //系统任务用新的一行字符显示指定的信息
用法： $display("Hi,you have reached LT today");
$time    //该系统函数返回当前的仿真时间

编译器指令

某些以 ` （反引号）起头的标识符。

常用编译器指令：`define、`undef、`include、`ifdef、`ifndef、`else、`elsif、`endif、`timescale。

注意：编译器指令只影响编译/仿真行为，不会综合成硬件电路；`timescale 只写在测试文件中。详见《Verilog-HDL入门(1)》。